電源適配器高速電路設計抗干擾設計

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電源適配器高速電路設計抗干擾設計

現(xiàn)在高速高密通過CCC認證臥式充電器電路中，串擾問題越來越嚴重。對于電路的抗干擾性能設計，也是很多工程師很頭痛的問題，這也是一個非常復雜的技術問題。對于 PCB 設計而言，主要做好以下幾點，即可以在很大程度上減少信號受到的干擾。

1. 增大布線空間距離
加大信號網絡與其他信號或者電源適配器之間的距離,這是較好的解決干擾問題的方法,只是現(xiàn)在很多高密度的設計在布線空間上本來就不足夠。

2. 數(shù)模信號分區(qū)域
這個非常重要，就好比人與豬不能混?。▽櫸镓i例外）。數(shù)字信號與模擬信號較好分區(qū)域設計，免得信號混雜在一起。

3. 信號網絡不要穿過高速 IO 接口
高速 IO 口經常會插拔使用，如果有信號穿過，很容易受到干擾。這種情況就相當于你在睡覺的時候，在你耳朵旁來一聲尖叫。感覺如何你自己想想。
4. 信號網絡不要穿過 PTH 的電感、電容、晶振“人在屋檐下”感覺總是不那么好。

5. 包地設計
包地設計就相當于給信號整一條護城河，但是這條河得建好，首先得有足夠的距離，這樣免得造成信號的阻抗變化；其次，得保證這些地線上有合適的地孔。否則你懂的，小心護城河決堤。

6. 電源適配器設計
電源適配器就是電子產品的心臟，大家都知道心臟不能漏氣呀，也不能缺損，所以就得把電源適配器設計好，盡量減少 ripple 和 noise。
電源適配器平面盡量設計寬一點，與信號網絡盡量遠一點。適當?shù)脑?a href="http://m.liantaifs.com.cn/" target="_blank">電源適配器平面上加一些去耦電容，這也是常用方法。

7. 地平面設計
作為一名高速電路設計工程師，心中本不應該有地，因為前輩都告訴咱們這是返回路徑。不管怎樣，這一定值得大家足夠的重視。地平面盡量完整；該分的數(shù)字地與模擬地，絕不拖沓；該短的地線，也絕不長一點，做到“令行禁止”方為上法。

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| 發(fā)布時間：2019.04.17 來源：電源適配器廠家

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